Conçu pour les ingénieurs en circuits intégrés.
- Nouvelles recrues et ingénieurs en circuits intégrés en début de carrière (0 à 3 ans d’expérience) au sein d’entreprises canadiennes de semi-conducteurs.
- Étudiants à la maîtrise ou au doctorat en dernière année souhaitant être prêts à intégrer le marché du travail en conception de circuits intégrés.
- Professionnels de l’industrie souhaitant développer leurs compétences de façon structurée en conception physique numérique de circuits intégrés.
Présentation du cours
Ce cours sur la conception numérique de circuits intégrés en arrière-plan (back-end) est axé sur le flot d’implantation physique utilisé dans le développement ASIC. Les participants acquerront une expérience pratique en planification du circuit (floorplanning), planification de l’alimentation, placement, synthèse de l’arbre d’horloge, routage, fermeture temporelle (timing closure) et méthodologies de validation finale (signoff) à l’aide d’outils d’implantation conformes aux normes de l’industrie.
Développé avec la contribution d’employeurs canadiens du secteur des semi-conducteurs et du Groupe consultatif sur la formation de l’industrie (ITAG).
Notes importantes
- Les participants à la formation auront accès à d’autres informations exclusives et confidentielles au cours de la formation ; chaque participant est tenu d’accepter les conditions de l’accord d’accès à la propriété intellectuelle et de non-divulgation au moment de son inscription.
- Outils de CAO/EDA hébergés dans le cloud et fournis par CMC Microsystems. Aucune installation locale n’est requise. Les conditions générales supplémentaires relatives aux licences logicielles s’appliquent.
- Certaines restrictions s’appliquent. Conformément aux conditions générales de Cadence SOFTWARE LICENSE AND MAINTENANCE TERMS AND CONDITIONS FOR TIME BASED PRODUCT LICENSES, ainsi que les avenants relatifs à l’utilisation à des fins académiques (le cas échéant), l’utilisation du logiciel Cadence est réservée aux tiers autorisés et exclut tout concurrent de Cadence. Le respect de ces conditions est obligatoire lors de l’accès aux outils CAO/EDA.
Préalables
- Logique numérique de base et architecture des ordinateurs
- Connaissance de base des langages de description matériel (HDL) (un atout)
- Aucune expérience préalable en EDA requise
Ce que vous apprendrez
- Comprendre l’ensemble du flot d’implantation ASIC back-end, de la netlist au GDSII
- Réaliser des tâches de planification du circuit (floorplanning), de placement, de synthèse de l’arbre d’horloge et de routage
- Interpréter les rapports d’analyse temporelle statique et appliquer les techniques de fermeture temporelle
- Effectuer les vérifications physiques DRC/LVS et les contrôles d’équivalence
- Contribuer aux activités de conception physique et d’implantation au sein d’équipes de conception de circuits intégrés numériques
Sujets couverts
- Aperçu du flot d’implantation physique ASIC
- Planification du circuit (floorplanning) et stratégies de placement des macros
- Planification des E/S (IO) et réseaux de distribution de l’alimentation
- Placement et optimisation des cellules standard
- Synthèse de l’arbre d’horloge et distribution de l’horloge
- Routage des signaux et analyse de congestion
- Analyse temporelle statique et fermeture temporelle
- Vérification physique : DRC/LVS et contrôle d’équivalence
Horaire hebdomadaire
Semaine | Lecture | Laboratoire |
Semaine 1 | Mercredi 9 septembre — 13 h à 15 h (HAE) | Lundi 14 septembre — 13 h à 14 h (HAE) |
Semaine 2 | Mercredi 16 septembre — 13 h à 15 h (HAE) | Lundi 21 septembre — 13 h à 14 h (HAE) |
Semaine 3 | Mercredi 23 septembre — 13 h à 15 h (HAE) | Lundi 28 septembre — 13 h à 14 h (HAE) |
Semaine 4 | Mercredi 30 septembre — 13 h à 15 h (HAE) | Lundi 5 octobre — 13 h à 14 h (HAE) |
Semaine 5 | Mercredi 7 octobre — 13 h à 15 h (HAE) | Lundi 12 octobre — 13 h à 14 h (HAE) |
Semaine 6 | Mercredi 14 octobre — 13 h à 15 h (HAE) | Lundi 19 octobre — 13 h à 14 h (HAE) |
Semaine 7 | Mercredi 21 octobre — 13 h à 15 h (HAE) | Lundi 26 octobre — 13 h à 14 h (HAE) |
Semaine 8 | Mercredi 28 octobre — 13 h à 15 h (HAE) | Lundi 2 novembre — 13 h à 14 h (HAE) |
Cours | Lecture | Laboratoire |
Conception physique des circuits intégrés numériques | Mercredi 13 h à 15 h (HAE) | Lundi 13 h à 14 h (HAE) |
Résultats d’apprentissage
- Réaliser un flot complet d’implantation physique ASIC, de la netlist au GDSII
- Appliquer les techniques de planification du circuit (floorplanning), de placement et de synthèse de l’arbre d’horloge dans un environnement EDA professionnel
- Analyser et fermer les contraintes temporelles à l’aide d’outils d’analyse temporelle statique (STA)
- Effectuer les vérifications DRC, LVS et les contrôles d’équivalence afin d’obtenir la validation physique finale (signoff)
- Contribuer aux activités de conception physique et d’implantation back-end au sein d’équipes de conception de circuits intégrés numériques.
Exigences en matière d'équipement
- Portable Windows, macOS ou Linux
- Connexion Internet haute vitesse stable
- Navigateur Web moderne : Chrome, Edge, Firefox ou Safari
- Accès VPN / SSH / Bureau à distance / VNC, au besoin
- Minimum de 8 Go de mémoire vive (RAM), 16 Go recommandés
- Adaptateur d’alimentation pour une journée complète de formation
Instructeur
François Leduc-Primeau
Professeur agrégé à Polytechnique Montréal
Instructeur Principal
François Leduc-Primeau est professeur associé IVADO à Polytechnique Montréal. Il a obtenu son doctorat à l’Université McGill en 2016 et a occupé des postes de recherche postdoctorale à IMT Atlantique, en France, ainsi qu’à l’École de technologie supérieure de Montréal de 2016 à 2018.
Ses intérêts de recherche couvrent la conception de systèmes numériques, les télécommunications, les codes correcteurs d’erreurs et l’apprentissage automatique, avec des applications dans les systèmes de communication avancés, l’IA écoénergétique et d’autres systèmes numériques à faible consommation d’énergie. Il est codirecteur du laboratoire de recherche GRM et rédacteur associé pour la revue IEEE Transactions on Signal Processing.
Yugal Kishore Maheshwari
Instructeur de laboratoire
Yugal Kishore Maheshwari a obtenu son doctorat (spécialisation en VLSI) en mars 2025 ainsi que sa maîtrise ès sciences appliquées (M.A.Sc.), avec spécialisation en matériel informatique, en août 2020, tous deux en génie électrique et informatique à l’Université de Waterloo.
Il est membre du personnel technique de l’équipe de microélectronique de CMC Microsystems depuis avril 2023, où il soutient les technologies avancées de conception de semi-conducteurs et les services de fabrication ASIC destinés aux utilisateurs des milieux universitaire et industriel.
Il est membre principal (Senior Member) de l’IEEE. Ses intérêts de recherche portent sur les circuits intégrés numériques à faible consommation et à basse tension, l’amélioration de l’efficacité énergétique, la conception de circuits fiables et tolérants aux erreurs transitoires (soft errors), ainsi que la sécurité matérielle.
