Conçu pour les ingénieurs en circuits intégrés.
- Nouvelles recrues et ingénieurs en circuits intégrés en début de carrière (0 à 3 ans d’expérience) au sein d’entreprises canadiennes de semi-conducteurs
- Étudiants à la maîtrise ou au doctorat en dernière année souhaitant être prêts à intégrer le marché du travail en conception de circuits intégrés
- Professionnels de l’industrie souhaitant développer leurs compétences de façon structurée en conception frontale (front-end)
Présentation du cours
Ce cours va au-delà des notions fondamentales : les participants conçoivent, mettent en œuvre et vérifient formellement un cœur de processeur RISC-V minimal à l’aide des outils EDA de Cadence — Xcelium pour la simulation, Genus pour la synthèse et JasperGold pour la vérification formelle — et terminent le programme avec un portfolio GitHub professionnel. Le programme repose sur trois engagements : vous construisez quelque chose de réel, vous repartez avec un résultat concret et vous savez ce que les équipes canadiennes de semi-conducteurs attendent d’une nouvelle recrue.
Développé avec la contribution d’employeurs canadiens du secteur des semi-conducteurs et du Groupe consultatif sur la formation industrielle (ITAG).
Notes importantes
- Les participants à la formation auront accès à d’autres informations exclusives et confidentielles au cours de la formation ; chaque participant est tenu d’accepter les conditions de l’accord d’accès à la propriété intellectuelle et de non-divulgation au moment de son inscription.
- Outils de CAO/EDA hébergés dans le cloud et fournis par CMC Microsystems. Aucune installation locale n’est requise. Les conditions générales supplémentaires relatives aux licences logicielles s’appliquent.
- Certaines restrictions s’appliquent. Conformément aux conditions générales de Cadence SOFTWARE LICENSE AND MAINTENANCE TERMS AND CONDITIONS FOR TIME BASED PRODUCT LICENSES, ainsi que les avenants relatifs à l’utilisation à des fins académiques (le cas échéant), l’utilisation du logiciel Cadence est réservée aux tiers autorisés et exclut tout concurrent de Cadence. Le respect de ces conditions est obligatoire lors de l’accès aux outils CAO/EDA.
Préalables
- Logique numérique de base et architecture des ordinateurs
- Connaissance de base des langages de description matériel (HDL) (un atout)
- Aucune expérience préalable en EDA requise
Ce que vous apprendrez
- Concevoir, mettre en œuvre et vérifier un cœur de processeur RISC-V complet sur 8 semaines
- Exécuter un flot complet du RTL à la netlist avec Cadence Xcelium et Genus; lire les rapports de synchronisation et de surface
- Développer et déboguer des bancs d’essai SystemVerilog avec des mesures de couverture fonctionnelle
- Appliquer des assertions SVA et une initiation à la vérification formelle avec Cadence JasperGold pour valider la logique de commande du processeur
- Terminer avec un portfolio GitHub : RTL, banc d’essai, rapports de synthèse et notes de revue de conception
Sujets couverts
- Flot de conception et méthodologie RTL : construction de l’UAL RISC-V
- RTL combinatoire et séquentiel : décodeur et banc de registres
- Simulation et débogage : tests dirigés du chemin de données
- Banc d’essai SystemVerilog : vérification structurée avec couverture
- Flot de synthèse : du RTL du cœur RISC-V à la netlist (Cadence Genus)
- Contraintes et synchronisation : fermeture temporelle du cœur de processeur
- Analyse statique du code (lint), qualité du RTL et initiation à la vérification formelle (Cadence JasperGold)
- Projet de synthèse : intégration, dossier GitHub et simulation de revue de conception
Horaire hebdomadaire
| Semaine | Cours | Laboratoire |
| Semaine 1 | ven. 9 oct., 13 h à 15 h (HAE) | ven. 9 oct., 17 h à 18 h (HAE) |
| Semaine 2 | ven. 16 oct., 13 h à 15 h (HAE) | ven. 16 oct., 17 h à 18 h (HAE) |
| Semaine 3 | ven. 23 oct., 13 h à 15 h (HAE) | ven. 23 oct., 17 h à 18 h (HAE) |
| Semaine 4 | ven. 30 oct., 13 h à 15 h (HAE) | ven. 30 oct., 17 h à 18 h (HAE) |
| Semaine 5 | ven. 6 nov., 13 h à 15 h (HNE) | ven. 6 nov., 17 h à 18 h (HNE) |
| Semaine 6 | ven. 13 nov., 13 h à 15 h (HNE) | ven. 13 nov., 17 h à 18 h (HNE) |
| Semaine 7 | ven. 20 nov., 13 h à 15 h (HNE) | ven. 20 nov., 17 h à 18 h (HNE) |
| Semaine 8 | ven. 27 nov., 13 h à 15 h (HNE) | ven. 27 nov., 17 h à 18 h (HNE) |
Résultats d’apprentissage
- Concevoir et mettre en œuvre un processeur RISC-V synthétisable en SystemVerilog
- Exécuter un flot de synthèse du RTL à la netlist avec Cadence Genus et interpréter les rapports de synchronisation et de surface d’une véritable conception de processeur
- Développer et déboguer des bancs d’essai SystemVerilog avec couverture fonctionnelle et assertions SVA
- Appliquer une initiation à la vérification formelle avec Cadence JasperGold (vérification de propriétés SVA) pour vérifier la logique de commande du processeur
- Livrer un dossier de transfert GitHub professionnel : RTL, banc d’essai, rapports de synthèse et notes de revue de conception
Exigences en matière d'équipement
- Portable Windows, macOS ou Linux
- Connexion Internet haute vitesse stable
- Navigateur Web moderne : Chrome, Edge, Firefox ou Safari
- Accès VPN / SSH / Bureau à distance / VNC, au besoin
- Minimum de 8 Go de mémoire vive (RAM), 16 Go recommandés
- Adaptateur secteur pour une journée complète de formation
Instructeur
Tarek Ould-Bachir
Professeur agrégé à Polytechnique Montréal
Instructeur Principal
Tarek Ould-Bachir a obtenu sa maîtrise ès sciences appliquées (M.Sc.A.) et son doctorat en génie électrique à Polytechnique Montréal (Montréal, Québec, Canada), en 2008 et en 2013 respectivement.
Il est actuellement professeur agrégé au Département de génie informatique et génie logiciel de Polytechnique Montréal, où il agit également à titre de coordonnateur des programmes des cycles supérieurs. Ses recherches portent sur la conception d’architectures programmables pour les systèmes embarqués à haute performance, avec des applications en simulation en temps réel, en accélération sur FPGA et en traitement de paquets à haut débit.
Il a apporté des contributions importantes à la simulation des transitoires électromagnétiques (EMT), à la modélisation de l’électronique de puissance et aux plateformes de simulation matériel dans la boucle (HIL). Ses travaux récents portent aussi sur la cybersécurité des systèmes de transport, notamment les véhicules autonomes et les plateformes avioniques, où les contraintes en temps réel et la résilience des systèmes sont essentielles. Parallèlement, il explore des paradigmes de calcul non conventionnels, comme le calcul stochastique et les machines d’Ising, pour résoudre matériellement des problèmes complexes d’optimisation combinatoire.
M. Ould-Bachir est l’auteur ou le coauteur de plus de cinquante publications évaluées par les pairs dans des revues et des conférences de premier plan. Il est activement engagé au sein de l’IEEE Industrial Electronics Society (IES), où il préside actuellement le comité technique Electronic Systems on Chip (ESoC) pour le mandat 2026–2027. Il contribue régulièrement à l’organisation d’ateliers et de conférences internationaux sur les systèmes FPGA, les architectures embarquées et les technologies de simulation cyberphysique. Il est membre de l’Ordre des ingénieurs du Québec (OIQ) ainsi que de l’IEEE, de l’Association for Computing Machinery (ACM) et du Regroupement stratégique en microsystèmes du Québec (ReSMiQ), un regroupement stratégique provincial qui soutient l’innovation en microsystèmes.
Il est également membre de l’Institut multidisciplinaire en cybersécurité et cyberrésilience (IMC²), une initiative hébergée à Polytechnique Montréal qui réunit des partenaires universitaires, industriels et gouvernementaux afin de faire progresser la cybersécurité. De plus, il est codirecteur du Groupe de recherche en microélectronique et microsystèmes (GRM), spécialisé dans la conception et la validation de systèmes intégrés performants et sécurisés.
Nicolas Deloumeau
Instructeur de laboratoire
Nicolas Deloumeau a obtenu sa maîtrise ès sciences appliquées (M.Sc.A.) en génie informatique à Polytechnique Montréal en 2025. Son mémoire portait sur le traçage hétérogène dans les systèmes FPGA. Il travaille actuellement comme chercheur pour le gouvernement du Canada.
